Bartels AutoEngineer® - Benutzerhandbuch 2.6 Hierarchischer Schaltungsentwurf

Bei der Schaltplaneingabe besteht die Möglichkeit des hierarchischen Designs. D.h. es ist möglich, Schaltpläne als Blockschaltbilder zu definieren, und diese auf anderen Stromläufen als Block zu referenzieren. Wir empfehlen diese relativ arbeitsintensive Vorgehensweise allerdings nur in Fällen, wo aufgrund des Umfangs und der Struktur des Stromlaufplans auch wirklich eine hinreichend begründete Veranlassung dazu besteht. In der Regel ist dies z.B. beim Entwurf integrierter Schaltungen (Gate Arrays, Standardzellen, ASICs) der Fall.

2.6.1 Blockschaltbild

Für das hierarchische Design ist zunächst ein Blockschaltbild (auf einem oder mehreren Stromlaufblättern) zu zeichnen. Die Kennzeichnung eines Blockschaltbildes als Sub-Block erfolgt durch die Definition eines Blocknamens mit Hilfe der Option Sub-Block der Funktion Plan Blockname aus dem Dialog Einstellungen. Ist ein Blockschaltbild auf mehrere Blätter verteilt, so ist jeweils der gleiche Blockname einzutragen. Abbildung 2-10 zeigt ein Beispiel für ein Blockschaltbild (der Blockname ist dabei definiert als BLOCK). Die Anschlüsse des Blockschaltbildes zu den hierarchisch übergeordneten Stromlaufblättern erfolgt über Modulports. Modulports können mit der Funktion Neuer Modulport aus dem Menü Symbole geladen werden; das System verwendet per Konvention das Labelsymbol port für die Darstellung von Modulports. In der Abbildung 2-10 sind die Modulports S, R, Q, /Q sowie HYPER definiert. Die beim Hierarchischen Design notwendige Unterscheidung zwischen lokalen und globalen Netzen erfolgt mit Hilfe des Zeichens & bei der Definition von Netznamen. Durch Voranstellen dieses Zeichens vor einem Netznamen wie bei Netz &ABC bzw. Netz /&ABC in Abbildung 2-10 werden die entsprechenden Signale lokal in Bezug zum Sub-Block definiert. Die herkömmliche Netznamensvergabe (wie z.B. bei VCC) bewirkt die Referenzierung eines globalen Netzes. Bei der Vergabe von globalen Netznamen in Blockschaltbildern ist prinzipiell zu bedenken, dass diese mit allen gleichnamigen Netzen aller anderen Hierarchieebenen verbunden sind.

Abbildung 2-10: Hierarchischer Schaltungsentwurf; Blockschaltbild "BLOCK"

Zur besseren Unterstützung bei der Erstellung und Bearbeitung von Blockschaltbildern steht in der Funktion Plan Blockname zusätzlich die Option Einzel-Sub-Block zur Verfügung. Ein Einzel-Sub-Block darf im Gegensatz zum normalen Sub-Block nur einmal referenziert werden. Ein Einzel-Sub-Block wird vom Packager und der Backannotation wie ein normales Schaltplanblatt behandelt, d.h. die Symbolnamen werden ohne Zusatz eines [Pn]-Prefix in das Layout übernommen, und Bauteilnamensänderungen und Pin-/Gate-Swaps werden von der Backannotation in den Blockschaltplan zurückgemeldet.

2.6.2 Blocksymbol

Zur Referenzierung eines Blockschaltbildes in einem hierarchisch übergeordneten Stromlaufblatt ist die Definition eines speziellen Stromlaufsymbols notwendig, wobei die Liste der Pins dieses Symbols mit der Liste der Modulports im Blockschaltbild übereinstimmen muss.

Neben der Definition des Blocksymbols wird für den späteren Packager-Lauf zur Erzeugung der physikalischen Netzliste ein entsprechender Eintrag in der logischen Bibliothek benötigt (siehe hierzu auch die Kapitel 7.11 und Kapitel 3.2).

Abbildung 2-11 zeigt das Blocksymbol DFF für das Blockschaltbild aus Abbildung 2-10 sowie die zugehörige loglib-Definition zur Referenzierung des Blockschaltbildes aus Abbildung 2-10.

Abbildung 2-11: Hierarchischer Schaltungsentwurf; Blocksymbol "DFF" mit Loglib-Definition

Wie aus dem Beispiel zu ersehen ist, ist das Blocksymbol als Virtuelles Bauteil zu definieren; die Referenzierung des Blockschaltbildes erfolgt mit Hilfe des Befehls call. Beachten Sie bitte auch, dass in unserem Beispiel die Definition eines Busses am Blocksymbol verwendet wurde.

2.6.3 Top-Level-Schaltbild

Abbildung 2-12 zeigt die Verwendung des in Abbildung 2-11 dargestellten Blocksymbols DFF in einem hierarchisch übergeordneten Stromlauf; das Blockschaltbild BLOCK wird dabei dreimal (DFF_1, DFF_2 und DFF_3) über das Symbol DFF referenziert.

Abbildung 2-12: Hierarchischer Schaltungsentwurf; Top-Level-Schaltbild

Hierarchischer Schaltungsentwurf
© 1985-2025 Oliver Bartels F+E • Aktualisiert: 02. October 2007, 11:14 [UTC]